Laporan Praktikum 1
1. Jurnal Praktikum
Ada beberapa alat dan bahan yg digunakan :
- Logicstate
- 74LS112
- 7474
- Saklar SPDT
3. Rangkaian Percobaan
.png)
4. Prinsip Kerja
Misal kan , B0=1, B1=1, B2=1, B3=Clock B4=1, B5=1, B6= Clock
Sebuah J-K flip flop dan D flip flop dihubungkan ke empat saklar dan 1 buah clock . Saklar SW-SPDT dihubungkan ke power untuk logika 1 dan dihubungkan ke ground untuk logika 0. Pada J-K flip flop, B1 dihubungkan ke kaki input S, B2 dihubungkan ke kaki input J, Clock dihubungkan ke kaki input CLK, B4 dihubungkan ke kaki input K dan B0 dihubungkan ke kaki input R. Pada J-K flip-flop terdapat kaki R-S dimana kaki R-S pada IC aktiflow sehingga kaki R-S tidak aktif pada saat berlogika 1 . Input CLK akan aktif jika berlogika 0 (active Low). Kaki input J berlogika 1 sedangkan input K berlogika 1, dan kemudian clock aktif sehingga menyebabkan kondisi toogle.
Pada D-flip flop kaki input S dihubungkan ke B1, kaki input R dihubungkan ke B0, kaki input D dihubungkan ke B5 dan kaki input CLK dihubungkan ke clock. Kaki input R-S active low ,pada rangkaian berlogika 1 sehingga R-S tidak aktif. Kaki input D berlogika 1,kemudian clock terhubung dengan kaki inputan clock, sehingga output Q sesaat belogika 0 kemudian berubah menjadi berlogika 1 dan Q' berlogika 0. .
5. Vidio Rangkaian
6. Analisa dan Pembahasan
Analisa dan Pembahasan:
1. Bagaimana jika B0 dan B1 sama-sama diberi logika 0, apa yang terjadi?
Jawab :
Maka Output pada Q akan berlogika 1 dan Q complement juga berlogika 1, karna kaki inputan R- dan kaki inputan S aktif sehingga menyebabkan rangkaian dalam keadaan reset dan set.
2. Bagaimana jika B3 diputusakan pada rangkaian apa yang terjadi pada rangkaian?
Jawab :
Saat B3 diputuskan maka tidak terjadi perubahan apapun pada output jika kaki J-K diubah ubah dimana output Q akan berlogika 0.
3. Jelasakan maksud kondisi toggle, kondisi not change, kondisi terlarang pada flipflop?
Jawab :
Kondisi toggle adalah kondisi dimana kaki inputan CLK terhubung dengan Clock, kaki J-K berlogika 1 sehingga menyebabkan outputan berubah ubah logika 1 dan 0. Kondisi not change adalah dimana kaki inputan CLK terhubung dengan Clock, kaki inputan J-K berlogika 0 dan outputan tidak berubah-ubah. Kondisi terlarang adalah kondisi pada R-S flip-flop, dimana R berlogika satu dan S berlogika satu juga.
7. Link Download
Link HTML : Download
Link Gambar Rangkaian : Download
Link Vidio Rangkaian : Download
Link datasheet 74LS112 : Download
Link datasheet 7474 : Download
Komentar
Posting Komentar